Глава 1.

Введение

Конструкция для испытания (Design for test -DFT), также известная как тестопригодное проектирование - это процесс, который включает в себя правила и методы разработки изделия, чтобы облегчить тестирование.
Структурированное тестопригодное проектирование – это скорее системная методология, нежели коллекция дискретных методов. Эта методология воздействует на все этапы эксплуатации изделия, от проектирования схем устройства до полевого обнаружения. DFT используется, чтобы упростить управление, минимизировать время разработки и снизить
издержки производства.

Тестирование имеет два основных аспекта: управление и наблюдение. Чтобы
проверить любую систему, необходимо поместить её в известное состояние, снабдить известными входными данными (тестовые данные), и наблюдать за системой, чтобы увидеть, все ли выполняется, как задумано. Если контроль или наблюдение не могут быть осуществлены, нет никакого способа узнать опытным путем все ли система выполняет правильно.
Во время обычного потока разработки продукта, тестирование (оно может называться по -разному) имеет место во многих точках в ходе процесса. Если тестирование рассматривается на уровне разработки микросхем, его воздействия могут быть использованы на всех уровнях электронной сборки, от чипа через системный уровень. См. Рис . 1-1.

Тест IC (интегральная микросхема)
Тест платы
Тест блока
Тест системы

Рис . 1-1. Чип посредством теста системного уровня

Проектировщики обычно проверяют различные функции, чтобы утвердить их дизайн.

Производственные и потребительские группы подвергают разработку ассортименту уникальных критерий, чтобы увидеть, работает ли концепция на практике. Технологично ли это? Противостоит ли она реальным эксплуатационным условиям? Будет ли ремонт прибылен?

В дополнение к основным условиям тестируемости руководители производства хотят, чтобы отдельные функции, разработанные в изделии, помогли им минимизировать  отходы и производственные затраты. Хорошая методика системной тестируемости обеспечивает целостное функционирование во всем цикле разработки продукта и позволяет материалам, созданным во время ранней фазы разработки быть снова использованными на более поздних фазах. Различные проектировщики использовали это как инструмент для помощи в управлении разработкой сложных продуктов.

Тестируемость предоставляет компаниям более прочно понимание об экономике и рынке, а также о трудностях, с которыми, возможно, придется столкнуться. Один главный производитель автоматизированных рабочих мест утверждал:

• Тестовая программа была бы невозможна без методов сканирования.


• Время тестовой разработки микросхемы упало с 1 года до 20 часов.


• Время тестовой разработки платы упало с нескольких лет до недели


• Три месяца сокращены от времени разработки

 

Общее обоснование тестопригодного проектирования(DFT)

Изготовители современной электронной продукции сталкиваются с уникальным набором проблем. Несмотря на что насыщенность современными микросхемами, высокая скорость устройств,  поверхностный монтаж упаковки и комплекс технологий соединения плат положительно влияют на современные электронные системы, эти факторы могут негативно отразиться на правильности проверки разработки и функционирования. Повышенная трудоемкость и отсутствие доступа к схеме приводят к дорогим и отнимающим много времени тестам, использующим традиционные тестовые технологии.

 

Глава 2.

Преимущества тестируемости

В этой главе рассказывается о том, как проектируемая тестируемость в устройствах устраняет проблемы, связанные с традиционными испытаниями и улучшает качество и эффективность.

Традиционное тестирование

Традиционное тестирование потребляет много времени и требует специальных аппаратов и комплекс автоматического тестового оборудования (ATE) для каждого типа платы и устройства. Это приводит к увеличению затрат и времени разработки. Кроме того, расширенное тестирование необходимо для вечных строгих стандартов надежности и рабочих стандартов в оборонной, аэрокосмической, автомобильной, компьютерной и телекоммуникационной индустрии. Эти обширные тесты могут задерживать рыночное внедрение продуктов, нарушить сроки производственных потоков (JIT компиляцию) и ограничить производительность стандартных АТЕ операций. Это создает многочисленные проблемы, потому что время выхода на рынок более важно, чем что-либо еще. Компании, которые производят качественную продукцию за короткое время, обладают конкурентным преимуществом.

Эффективное тестирование

Инновационный подход к проблемам, связанным с традиционным тестированием, включает технологии DFT, которые позволяют выполнять встроенное тестирование. Например, данные могут быть отсканированы внутри для стимулирования внутренней системы узлов, в то время как компонент или цепи встроены в систему. На протяжении того же сканирования, прежнее состояние каждого узла сканируется снаружи. Это экономит время испытаний и уменьшает число необходимых векторов.

Снижение затрат на тестирование

Дополнительные затраты на разработку тестируемости более чем компенсируются за счет всей жизни продукта. Это достигается путем сокращения времени на разработку тестовой программы, минимизации сложных арматур, и возможности использования более дешевые АТЕ решения. Еще одно преимущество стоимости – это экономия за счет роста производства при наличии стандартного испытательного подхода, который охватывает дизайн, тест, изготовление, ремонт и обслуживание.

Экономия производственного времени

Переферийное (граничное) тестирование на уровне плат легко реализовывается с использованием линии TI Станд. IEEE 1149.1 контролируемых устройств, таких как:

• Widebus^ТМ и октальные (восьмеричные) шинные интерфейсы


• Устройства для поддержки сканирования, просмотра


• ASIC и DSP

Это совместимые устройства, которые включены в дизайн платы с небольшой модификацией существующей схемы. Встроенная возможность тестирования значительно уменьшает потребность в других тестовых точках на плате и предлагает следующие преимущества:

 

• Значительно упрощенные тестовые приспособления


• Снижение времени установки приспособлений


• Современный встроенные тестовые и отладочные операции

Многие интегральные микросхемы и платы могут быть протестированы вместе с помощью последовательной шины IEEE Std 1149.1 под контролем JTAG-тестирования программного обеспечения.

Более простая изоляция на уровне плат

Изоляция отказа на печатной плате может быть значительно улучшена с помощью изоляции подозрительных областей, используя устройства JTAG-тестирования. IEEE Станд. 1149.1 устройства граничного сканирования, чтобы разместить их в  EXTEST для тестирования контактов. Это эффективно разделяет и изолирует схему для отдельного тестирования. Разделение системы с использованием Станд. IEEE 1149.1 – совместимых устройств снижает количество образцов, требуемых для тестирования каждой области схемы. Пример разделения можно увидеть на рис. 2-1.

Простой доступ к электрической цепи

Высоко интегрированные, современные, многоуровневые системы или микросхемы с контактами прекрасной подачи не предоставляют доступа с помощью ручных зондов или ATE.  Некоторые системные платы требуют обширного крепления или модернизации прежде чем они будут эффективно протестированы.

Устройства TI с архитектурой граничного сканирования устраняют проблемы доступа. Эти компоненты обеспечивают разработчика тестируемостью самых сложных и тяжело-доступных схем и добавляют управляемость к тестовым схемам. Кроме того, разработчик может легко наблюдать и управлять внутренними функциямиями устройства.

 

Chapter 1

Introduction

Design for test (DFT), also known as design for testability, is

a process that incorporates rules and techniques in the

design of a product to make testing easier.

Structured design for test is a system methodology rather

than a collection of discrete techniques. This methodology

impacts all phases of a product’s life, from device circuit

design through field service. Design for test is used to

manage complexity, minimize development time, and reduce

manufacturing costs.

Testing has two major aspects: control and observation. To

test any system it is necessary to put the system into a

known state, supply known input data (test data), and

observe the system to see if it performs as designed and

manufactured. If control or observation cannot be carried out,

there is no way to know empirically if the system performs as

it should.

During the normal product development flow, testing (it may

be known by different names) takes place at many points

during the process. If testing is considered at the chip design

level, its benefits can be used at all levels of electronic

assembly, from chip through system level. See Figure 1-1.

System

Test

Figure 1-1. Chip Through System-Level Test1-2 Introduction

Designers usually test various functions to validate their

design. Manufacturing and customer groups subject the

design to an assortment of unique criteria to see if the

concept works in practice. Is it manufacturable? Will it stand

up to real-world operating conditions? Will repair be cost

efficient? In addition to direct testability considerations,

production managers want features designed into the

product to help them minimize scrap and manufacturing

costs. Good system-testability methodology provides an

integrative function throughout the product development

cycle and allows materials created during an early phase of

development to be reused in later phases. Various chip

designers have used this integration feature as a tool to help

manage the development of complex products.

Testability provides companies with a firmer grasp on the

economic and market-window constraints due to product

development. One major workstation manufacturer claimed:

Test program development would have been nearly

impossible without scan techniques.

Chip-level test development time fell from 1 man-year to

about 20 hours.

Board-level test development time fell from multiple

man-years to about a week.

Three months were cut off development time.

Overall Rationale for Design for Test

Manufacturers of state-of-the-art electronic products face a

unique set of problems. Although modern circuit density, high

device speed, surface-mount packaging, and complex

board-interconnect technology have a positive influence on

state-of-the-art electronic systems, these factors can

adversely affect ability to verify correct design and operation.

Increased complexity and lack of physical access to circuitry

makes for costly and time-consuming testing using traditional

test techniques.1-3

Reduced Cost and Higher Quality

Reacting to this complexity, with an eye on the bottom line,

manufacturers may opt to perform less rigorous testing.

Manufacturers who choose the less rigorous testing as an

expeditious alternative to the expense of full testing gamble

their technical credibility in the marketplace and expose

themselves to the high cost of product returns. In today’s

global electronics marketplace, a manufacturer who delivers

poorly tested products does not remain competitive. The cost

for detecting and identifying faults using traditional test

methods increases by an order of magnitude as a circuit’s

level of complexity increases. These increased costs and

development time reduce profit margins, delay product

introduction, and reduce time-to-market windows. An

increasing number of companies have simultaneously

improved their product quality and profit margins by adopting

system-level (integrative) design methods. Design for test is

one such system-level approach.

Benefits Over Standard Test Methods

Time to market is more important than ever in the high

technology marketplace. Companies that can produce quality

products with a short product development cycle-time have a

competitive advantage. Designing testability into a system

can play an important role in introducing a new

high-technology product with an expected five-year life cycle

to market on time. Table 1-1 shows various product

development time/budget scenarios and the resulting project

profitability.

Table 1-1. High-Technology Product Scenarios

Product

A

Product

B

Product

C

To Market: on time on time 6 mos. late

Budget: on 50% over on

Available Profit

Over 5 Years:

100% 96% 66%

Source:McKinsey & Company1-4 Introduction

Adding testability to a product increases design time and

costs, while reducing costs of design validation,

manufacturing test, and system maintenance.

The system design phase of product development

represents only 15 percent of a product’s total life-cycle cost.

However, the system design phase has a 70-percent impact

on a product’s operation and support costs over the product’s

total life (source: Mitre Corporation, 1987 Government

Microcircuit Applications Conference).

The majority of faults found on boards, such as solder joints

(shorts and opens), components (wrong device, missing

device, wrong orientation, wire-bond failure, and stuck pins),

etch integrity, and connector faults, make up over 95 percent

of failures found. A structured technique such as

boundary-scan testing allows for pins-out testing to easily

detect these failures (source: Teradyne).

The additional cost of designing testability into a system

during the system design phase can be more than offset

over the product’s total life.

Design cycle times have shortened significantly over the

years while test program development time has increased,

necessitating that companies adopt structured or repeatable

methodologies. Table 1-2 documents the increase in test

program development time as test requirements increase.

Table 1-2. Time to Develop Test Programs (in

Man-Months)†

1987–1980 3–6 months

1981–1983 6–12 months

1984–1986 9–18 months

1987–1990 12–24 months

†Source: Texas Instruments1-5

Standard Test Solutions Versus Proprietary

Solutions

Embedded test, emulation, and maintenance circuitry are

well defined and understood within the test community.

Previously, the lack of standards caused these structures to

be implemented in an ad hoc and proprietary manner. Since

proprietary solutions are usually more expensive and labor

intensive, the added costs further limited the use of these

test circuits. Boundary-scan testing combined with a

common test bus interface and test protocol has these

benefits:

Provides a standard and cost-effective solution to

traditional test problems

Opens new applications

The ability to reuse previously developed test data and to

use less costly test equipment means that this approach

yields products that are less expensive to manufacture.

An Industry Standard — IEEE Std 1149.1-1990

(JTAG)

In 1985, an ad hoc group composed of key electronic

manufacturers joined to form the Joint Test Action Group

(JTAG). JTAG had over 200 members around the world,

including major electronics and semiconductor

manufacturers. This group met to establish a solution to the

problems of board test and to promote a solution as an

industry standard. The solution, which became IEEE Std

1149.1-1990, IEEE Standard Test Access Port and

Boundary-Scan Architecture, is the basis for Texas

Instruments (TI) testability products. IEEE Std 1149.1

allows test instructions and data to be serially loaded into a

device and enables the subsequent test results to be serially

read out.

Every IEEE Std 1149.1-compatible device has four additional

pins — two for control and one each for input and output

serial test data. To be compatible, a component must have

certain basic test features, but IEEE Std 1149.1 allows

designers to add test features to meet their own unique

requirements. The specification was adopted as an IEEE

standard in February 1990.2-1

Chapter 2

Benefits of Testability

This chapter explains how designing testability into devices

eliminates problems associated with traditional testing and

improves quality and efficiency.

Traditional Testing

Traditional board-level and device-level testing consumes a

great deal of time and requires special hardware and

complex automatic test equipment (ATE) for each type of

board or device. This results in increased costs and

development time. In addition, extensive testing is necessary

for the evermore stringent reliability standards and

performance standards in the defense, aerospace,

automotive, computer, and communications industries.

These extensive tests can delay the market introduction of

products, disrupt just-in-time (JIT) manufacturing flows, and

limit the productivity of standard ATE operations. This

creates numerous problems because time to market is more

important than ever in the high-technology marketplace.

Companies that produce quality products with a short

product-development cycle time have a competitive

advantage.

Efficient Testing

An innovative approach to the problems inherent with

traditional testing is to incorporate design-for-test techniques

that allow embedded testing to be performed. For example,

data can be scanned in to stimulate internal system nodes

while the component or circuit is embedded within the

system. During the same scan, the previous condition of

each node is scanned out. This saves test time and reduces

the number of test vectors needed.

Lower Cost for Testing

The additional cost of designing testability into a system

during the design phase is more than offset over the

product’s total life. This is accomplished by reducing the test

program development time, minimizing fixture complexity,

and allowing for the use of lower-cost ATE solutions. Another

cost benefit is the economy of scale gained by having a

standard test approach that spans design, test, manufacture,

field repairs, and maintenance.2-2 Benefits of Testability

Production Time Savings

Board-level boundary-scan testing is easily implemented

using TI’s line of IEEE Std 1149.1 testability devices, such

as:

Widebus and octal bus interfaces

Scan-support devices

ASIC and DSP

These IEEE Std 1149.1-compliant devices are included in

board design with little modification to existing circuitry.

Embedded testability greatly reduces the need for other test

points on the board, and offers these advantages:

Greatly simplified test fixtures

Reduced fixture construction time

Sophisticated built-in test and debug operations

Many ICs or boards can be tested together using the serial

IEEE Std 1149.1 test bus under the control of boundary-scan

test software.

Easier Board-Level Isolation

Fault isolation on a printed circuit board can be greatly

improved by electronically isolating suspect areas using

boundary-scannable devices. The IEEE Std 1149.1 test bus

controls boundary-scannable devices to place them in

EXTEST for pins-out testing. This effectively partitions or

isolates circuitry for separate testing. Partitioning a system

using IEEE Std 1149.1-compliant devices reduces the

number of patterns required for testing each circuit area. See

Figure 2-1 for an example of a design than can be

partitioned.

Simple Access to Circuits

Highly integrated, modern, multilayer systems or lCs with

fine-pitch pins are virtually impossible to access using

manual probes or ATE. Some boards require extensive

fixturing or redesign before they can be tested effectively.

TI’s testability devices with boundary-scan architecture

eliminate physical access problems. These parts provide the

designer with testability for the most complex and

hard-to-access circuits, and add controllability of test circuits.

In addition, a designer can easily observe and control

internal device functions.

Chapter 3

Boundary-Scan Architecture

and IEEE Std 1149.1

Boundary scan is a special type of scan path with a register

added at every I/O pin on a device. Although this requires

the addition of a special test latch on some pins, the

technique offers several important benefits. The most

obvious benefit offered by the boundary-scan technique is

allowing fault isolation at the component level. Such an

isolation requirement is common in telecomunications

switching environments where prompt field repair is critical.

A major problem driving the development of IEEE Std 1149.1

boundary scan is the adverse effect of surface-mount

technology. The inclusion of a boundary-scan path in

surface-mount components, in many cases, affords the only

way to perform continuity tests between devices. By placing

a known value on an output buffer of one device and

observing the input buffer of another interconnected device, it

is easy to see if the printed wiring board (PWB) net is

electrically connected. Failure of this simple test indicates

broken circuit traces, cold solder joints, solder bridges, or

electrostatic-discharge (ESD) induced failures in an IC

buffer — all common problems on PWBs.

A less-obvious advantage of the boundary-scan

methodology is the ability to apply predeveloped functional

pattern sets to the I/O pins of the IC by way of the scan path.

IC manufacturers and ASIC developers create functional

pattern sets for DC test purposes. Subsets of these patterns

can be reused for in-circuit functional IC testing. Reusing

existing patterns in the development of system diagnostics

can save large amounts of development resources,

especially if many of the ICs in a system have embedded

boundary-scan paths.

IEEE Std 1149.1 is a common protocol and boundary-scan

architecture developed into an industrial standard after

thousands of man hours of cooperative development by

approximately 200 major international electronics firms. Early

contributors in the development of IEEE Std 1149.1 were

AT&T, DEC, Ericsson, IBM, Nixdorf, Philips, Siemens,

and TI. These companies recognized that only a

nonproprietary architecture would encourage companies to3-2 Boundary-Scan Architecture and IEEE Std 1149.1

offer the compatible integrated circuits, test equipment, and

CAD software needed to bring product development,

manufacturing, and test costs under control in today’s

competitive electronics marketplace. Many people believe

that boundary-scan architecture will do for development,

manufacturing, and test what the RS-232C standard did for

computer peripherals.

Boundary-Scan Overview

Boundary scan is the application of a scan path at the

boundary (I/O) of ICs to provide controllability and

observability access via scan operations. Figure 3-1 shows

an IC with an application-logic section and related input and

output, and a boundary-scan path consisting of a series of

boundary-scan cells (BSCs), in this case one BSC per IC

function pin.

Application

Logic

BSC

TDI TDO

NDI

NDO

BSC

Figure 3-1. Boundary-Scan Example

The BSCs are interconnected to form a scan path between

the host IC’s test data input (TDI) pin and test data output

(TDO) pin. During normal IC operation, input and output

signals pass freely through each BSC, from the normal data

input (NDI), to the normal data output (NDO). However, when

the boundary-test mode is entered, the IC’s boundary is

controlled in such a way that test stimulus can be shifted in

and applied from each BSC output (NDO), and test response

can be captured at each BSC input (NDI) and shifted out for

inspection. External testing of wiring interconnects and

neighboring ICs on a board assembly is accomplished by

applying test stimulus from the output BSCs and capturing

test response at the input BSCs. As an option, internal

testing of the application logic can be accomplished by3-3

applying test stimulus from the input BSCs and capturing test

response at the output BSCs. The implementation of a scan

path at the boundary of IC designs provides an embedded

testing capability that can overcome the physical access

problems in current and future board designs.

Test Interface and Boundary-Scan Architecture

Figure 3-2 shows the IEEE Std 1149.1 architecture. The

architecture consists of an instruction register, a bypass

register, a boundary-scan register (highlighted), optional user

data register(s), and a test interface referred to as the test

access port (TAP). In Figure 3-2, the boundary-scan register

(BSR), a serially accessed data register made up of a series

of boundary-scan cells (BSCs), is shown at the input and

output boundary of the IC.

The instruction register and data registers are separate scan

paths arranged between the primary test data input (TDI) pin

and primary test data output (TDO) pin. This architecture

allows the TAP to select and shift data through one of the two

types of scan paths, instruction or data, without accessing

the other scan path.